10-WD类音频功放输出级电路的设计

Chinese

您当前的位置：

首页 >

文章列表页 >

10-WD类音频功放输出级电路的设计

更新时间：2026-09-04

- 10-WD类音频功放输出级电路的设计
- A 10-W Class-D Audio Amplifier Output Stage
- 微电子学与计算机 2010年27卷第6期页码：67-71
- 作者机构：
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2010
- 稿件说明：
移动端阅览
10-WD类音频功放输出级电路的设计[J]. 微电子学与计算机, 2010, 27(6): 67-71,75.

A 10-W Class-D Audio Amplifier Output Stage[J]. 2010, 27(6): 67-71.
10-WD类音频功放输出级电路的设计[J]. 微电子学与计算机, 2010, 27(6): 67-71,75. DOI：

A 10-W Class-D Audio Amplifier Output Stage[J]. 2010, 27(6): 67-71. DOI：

摘要

基于CSMC 0.5μm 40V高压BCD工艺设计了一种适用于大功率D类音频功放的输出级电路.通过合理设置功率管栅驱的死区时间

避免了功率管的同时导通

并使总谐波失真(THD)低至0.05%;通过减缓功率管的栅驱信号边沿

减小了功率管上的尖峰电流

从而使电源上的毛刺电压减小到0.24V;通过对导通损耗和开关损耗的整体考虑

确定了最优的功率管尺寸

在合理的版图面积条件下

达到了93%的效率.

Abstract

Based on pocess of CSMC 0.5μm 40V BCD

this paper presents an output stage for high power Class-D amplifier.The proper dead-time of gate drive is set to avoid the two power MOSFETs conducting at the same time and low 0.05% THD is achieved.By slowing down the edge variation of gate drive signal

the peak current of power MOS is reduced and the spike voltage of the supply is reduced to 0.24V.Considering both of conduction loss and switching loss

the optimum size of power MOS is confirmed.With reasonable layout area

the amplifier achieves 93% efficiency.

关键词

Keywords

references

浏览量

下载量

CSCD

文章被引用时，请邮件提醒。

提交

工具集

关联资源

基于多尺度融合与小目标增强的航拍车辆检测算法

V型沟槽SiC中子探测器的蒙特卡洛分析

基于区块链的AI生成内容溯源框架设计研究

面向处理器分支预测单元的Spectre攻击轻量化防御方法

一种基于特征上下文理解与切片分析的肺结核检测算法