一种高速RS码与LDPC级联码编码器设计及硬件实现

施展

Chinese

您当前的位置：

首页 >

文章列表页 >

一种高速RS码与LDPC级联码编码器设计及硬件实现

更新时间：2026-09-04

- 一种高速RS码与LDPC级联码编码器设计及硬件实现
- Design and Implementation of a Fast RS and QC-LDPC Cascade Encoder
- 微电子学与计算机 2010年27卷第10期页码：107-110
- 作者机构：
  
  上海交通大学微电子学院,上海,200240
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2010
- 稿件说明：
移动端阅览
施展. 一种高速RS码与LDPC级联码编码器设计及硬件实现[J]. 微电子学与计算机, 2010, 27(10): 107-110.

SHI Zhan. Design and Implementation of a Fast RS and QC-LDPC Cascade Encoder[J]. 2010, 27(10): 107-110.
施展. 一种高速RS码与LDPC级联码编码器设计及硬件实现[J]. 微电子学与计算机, 2010, 27(10): 107-110. DOI：

SHI Zhan. Design and Implementation of a Fast RS and QC-LDPC Cascade Encoder[J]. 2010, 27(10): 107-110. DOI：

摘要

提出了一种高速RS+QC-LDPC级联码编码器

介绍了这种级联码在FPGA平台上的实现方法

并对其性能进行了评估.重点介绍了RS+QC-LDPC级联码的各种优化技术

如基于二次扩展的QC-LDPC编码方法

采用交织技术

合理的搭配RS码和QC-LDPC码的码长、码率以达到最好的性能.经过优化

级联码编码器的吞吐量可以达到2.25Gbit/s以上.

Abstract

In this paper

a novel design of RS+QC-LDPC cascade encoder is presented

furthermore

the based FPGA implementation of the encoder is introduced.The throughput of cascade encoder surpasses 2.25G bit/s with using several optimization techniques

such as duplex expansion QC-LDPC code

interleave coded and reasonable code length and code rate.

关键词

Keywords

references

浏览量

下载量

CSCD

文章被引用时，请邮件提醒。

提交

工具集

关联资源

基于改进RT-DETR的航拍小目标检测算法

基于多尺度融合与小目标增强的航拍车辆检测算法

V型沟槽SiC中子探测器的蒙特卡洛分析

基于MSS-YOLO-MPHands融合架构的装配手部动作识别研究

大模型发展综述：从BERT到Deepseek的技术演进