高性能CMOS采样保持电路的设计

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高性能CMOS采样保持电路的设计

更新时间：2026-09-04

- 高性能CMOS采样保持电路的设计
- High Performance CMOS Sample and Hold Circuit
- 微电子学与计算机 2010年27卷第3期页码：140-143
- 作者机构：
- 作者简介：
- 基金信息：
  
  国家杰出青年基金项目(60425101);教育部新世纪优秀人才计划(NCET-04-0896)
- DOI：
  中图分类号：
- 纸质出版：2010
- 稿件说明：
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高性能CMOS采样保持电路的设计[J]. 微电子学与计算机, 2010, 27(3): 140-143,147.

High Performance CMOS Sample and Hold Circuit[J]. 2010, 27(3): 140-143.
高性能CMOS采样保持电路的设计[J]. 微电子学与计算机, 2010, 27(3): 140-143,147. DOI：

High Performance CMOS Sample and Hold Circuit[J]. 2010, 27(3): 140-143. DOI：

摘要

设计了一种基于0.5mCMOS工艺的高线性、高精度、高速的采样/保持电路.采用一种仅由4个PMOS管、一个电容和一个NMOS开关构成的新型双边信号采样开关

有效地提高了双边信号采样电路的线性度并减小了电路的噪声和失调.仿真结果表明:输入摆幅为1V的156kHz的双边信号

在10MS/s的采样速率下

其无杂散动态范围 (SFDR) 为120dB.

Abstract

A high linearity

high resolution and high speed sample/hold circuit is proposed.A novel low distortion switch is proposed

which is composed of four PMOS transistors

one capacitor and one NMOS switch.It can directly sample a bipolar signal and increase the sampling linearity with low noise and distortion.This circuit achieves a 120dB SFDR when sampling a 1V peak-to-peak

156kHz bipolar signal under 10MS/s sampling rate.

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