基于硬件模型的Cache设计空间探索

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基于硬件模型的Cache设计空间探索

更新时间：2026-09-04

- 基于硬件模型的Cache设计空间探索
- Hardware Model Based Cache Design Space Exploration
- 微电子学与计算机 2010年27卷第6期页码：197-200
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  中图分类号：
- 纸质出版：2010
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基于硬件模型的Cache设计空间探索[J]. 微电子学与计算机, 2010, 27(6): 197-200,204.

Hardware Model Based Cache Design Space Exploration[J]. 2010, 27(6): 197-200.
基于硬件模型的Cache设计空间探索[J]. 微电子学与计算机, 2010, 27(6): 197-200,204. DOI：

Hardware Model Based Cache Design Space Exploration[J]. 2010, 27(6): 197-200. DOI：

摘要

采用基于硬件的模拟方法——CPU及cache控制器采用RTL级模型

cache体采用电路模型

对cache的性能和功耗进行研究

给出了较为精确的缺失率和功耗随结构参数变化的设计空间.最后设计了基于CAM高相联度cache

与基于RAM的高相联度cache相比

其指令cache和数据cache的平均能耗分别降低了35.16%和30.68%.

Abstract

In this paper

a hardware emulation method — RTL level models is used for CPU and cache controller

while circuit model for cache memory cell — is adopted to do research on cache performance and power.A more accurate design space

miss rate and energy trend influenced by cache parameters

is presented.Finally

CAM-based high-associativity cache is designed in this paper

and compared with RAM-based high-associativity cache.It shows that the average energy of CAM-based instruction cache and data cache is reduced by 35.16% and 30.68%

respectively.

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