全数字锁相环非数字模块仿真模型分析与建立

田欢欢; 张海英

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全数字锁相环非数字模块仿真模型分析与建立

更新时间：2026-09-04

- 全数字锁相环非数字模块仿真模型分析与建立
- Modeling of Non-Digital Module in All-Digital Phase-Locked Loop
- 微电子学与计算机 2011年28卷第11期页码：57-60
- 作者机构：
  
  中国科学院机构微电子研究所,北京,100029
- 作者简介：
- 基金信息：
  
  国家自然科学基金项目(60276021)国家重点基础研究发展计划项目(G2002CB311901)
- DOI：
  中图分类号：
- 纸质出版：2011
- 稿件说明：
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田欢欢, 张海英. 全数字锁相环非数字模块仿真模型分析与建立[J]. 微电子学与计算机, 2011, 28(11): 57-60.

TIAN Huan-huan, ZHANG Hai-ying. Modeling of Non-Digital Module in All-Digital Phase-Locked Loop[J]. 2011, 28(11): 57-60.
田欢欢, 张海英. 全数字锁相环非数字模块仿真模型分析与建立[J]. 微电子学与计算机, 2011, 28(11): 57-60. DOI：

TIAN Huan-huan, ZHANG Hai-ying. Modeling of Non-Digital Module in All-Digital Phase-Locked Loop[J]. 2011, 28(11): 57-60. DOI：

摘要

由于锁相环工作频率高

用SPICE对锁相环进行仿真

为了确保仿真精度

时间步长需要设的非常小

数据量大

仿真时间长.而在设计初期

往往并不需要很精确的结果.因此

为了提高全数字锁相环设计效率

有必要为其建立一个高效的仿真模型.在总结前人提出的一些锁相环仿真模型的基础上

用硬件描述语言构建了一种新的适用于全数字锁相环的仿真模型.该模型能使早期的系统级架构选择和算法级行为验证的时间大大缩短.

Abstract

With the SPICE simulation of the PLL

in order to ensure the simulation accuracy

the time step need to set very small

which gives rise to large amount of data and very long simulation time.And in the early design stage

very accurate results are often not needed.Therefore

in order to improve design efficiency of ADPLL (all-digital phase-locked loop)

it is necessary to establish an efficient simulation model.A new ADPLL simulation model based on hardware description language is proposed

which shorten the time spent on system-level architecture and algorithm-level Behavior verification.

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