一种新的基于层次化模式实现的SOC时钟设计方法

王丹丹; 邹连英; 郑宽磊

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一种新的基于层次化模式实现的SOC时钟设计方法

更新时间：2026-09-04

- 一种新的基于层次化模式实现的SOC时钟设计方法
- New Method of SOC Clock Design Based on Hierarchical Mode
- 微电子学与计算机 2011年28卷第11期页码：89-93
- 作者机构：
  
  武汉工程大学机构电气信息学院,湖北,武汉,430205
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2011
- 稿件说明：
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王丹丹, 邹连英, 郑宽磊. 一种新的基于层次化模式实现的SOC时钟设计方法[J]. 微电子学与计算机, 2011, 28(11): 89-93.

WANG Dan-dan, ZOU Lian-ying, ZHENG Kuan-lei. New Method of SOC Clock Design Based on Hierarchical Mode[J]. 2011, 28(11): 89-93.
王丹丹, 邹连英, 郑宽磊. 一种新的基于层次化模式实现的SOC时钟设计方法[J]. 微电子学与计算机, 2011, 28(11): 89-93. DOI：

WANG Dan-dan, ZOU Lian-ying, ZHENG Kuan-lei. New Method of SOC Clock Design Based on Hierarchical Mode[J]. 2011, 28(11): 89-93. DOI：

摘要

通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析

提出了一种新的时钟设计方法.利用相位同步信号(Phaseync)作为层次化模式中顶层(Top)和子设计(Sub-design)之间的桥梁

有效解决了顶层时序收敛时对子设计内部时序路径造成的影响.同时

规避了对时钟分频电路进行复位同步化处理

降低了物理设计时序收敛的难度.

Abstract

In this paper

the new problems of traditional clock design in the hierarchical mode were analyzed and a new method of clock design was proposed.A phaseync signal was used as a bridge of the top and sub-design in this method.It effectively prevents thedamageto the internal timing of subchip caused by the top-level timing closure.At the same time

the application of this method avoids reset design of clock divider circuit and reduces the difficulty of back-end timing closure.

关键词

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