基于PDSOI工艺的抗SET锁相环设计

吕荫学; 刘梦新; 罗家俊; 叶甜春

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基于PDSOI工艺的抗SET锁相环设计

更新时间：2026-09-04

- 基于PDSOI工艺的抗SET锁相环设计
- A Single-Event Hardened Phase-Locked Loop Design Based on PDSOI CMOS Process
- 微电子学与计算机 2013年30卷第9期页码：144-148
- 作者机构：
  
  中国科学院机构微电子研究所,北京,100029
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2013
- 稿件说明：
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吕荫学, 刘梦新, 罗家俊, 叶甜春. 基于PDSOI工艺的抗SET锁相环设计[J]. 微电子学与计算机, 2013, 30(9): 144-148.

LV Yin-xue, LIU Meng-xin, LUO Jia-jun, et al. A Single-Event Hardened Phase-Locked Loop Design Based on PDSOI CMOS Process[J]. 2013, 30(9): 144-148.
吕荫学, 刘梦新, 罗家俊, 叶甜春. 基于PDSOI工艺的抗SET锁相环设计[J]. 微电子学与计算机, 2013, 30(9): 144-148. DOI：

LV Yin-xue, LIU Meng-xin, LUO Jia-jun, et al. A Single-Event Hardened Phase-Locked Loop Design Based on PDSOI CMOS Process[J]. 2013, 30(9): 144-148. DOI：

摘要

基于0.35μm PDSOI工艺设计了一款输出频率范围为700M Hz-1.0GHz的锁相环电路，利用Sentaurus TCAD工具对其进行单粒子瞬变(SET)混合模拟仿真，确定其SET敏感部件并建立SET分析模型，分析了SET与锁相环系统参数之间的关系.通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCO的增益，显著提升了锁相环的抗SET性能.仿真结果表明，CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显降低，分别为未加固锁相环的43.9%、49.7%和29.1%，而辐射加固前后 VCO的基本结构变化不大，其SET轰击前后无明显变化.

Abstract

Based on the 0.35 μm PDSOI CMOS process

a normal phase-locked loop with a frequency range of 700 M Hz to 1.0 GHz is designed.By using Sentaurus TCAD

the radiation sensitivity parts have been identified.A radiation-hardened by design phase -locked loop is proposed by presenting a current limited circuit and by using multiband VCO structure to reduce the VCO gain.The simulation results show that the wave peak of VCO control voltage Vc

the recover time

the error pulse numbers reduced to 43.9%

49.7% and 29.1% compared with the normal one. The difference of VCO structure between the single-event-hardened PLL and normal one is not signifant

so the wave peak of VCO control voltage Vc

the recover time of PLL and the error pulse numbers of output signal are not signifantly changed.

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