10G EPON中面积优化的RS(255,223)解码器设计

兰天; 刘辉华; 杨改改

Chinese

您当前的位置：

首页 >

文章列表页 >

10G EPON中面积优化的RS(255,223)解码器设计

更新时间：2026-09-04

- 10G EPON中面积优化的RS(255,223)解码器设计
- An Area-Efficient Design of RS(255,223) Decoder for 10G EPON
- 微电子学与计算机 2013年30卷第7期页码：163-166
- 作者机构：
  
  电子科技大学电子科学技术研究院,四川,成都,611731
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2013
- 稿件说明：
移动端阅览
兰天, 刘辉华, 杨改改. 10G EPON中面积优化的RS(255,223)解码器设计[J]. 微电子学与计算机, 2013, 30(7): 163-166.

LAN Tian, LIU Huihua, YANG Gaigai. An Area-Efficient Design of RS(255,223) Decoder for 10G EPON[J]. 2013, 30(7): 163-166.
兰天, 刘辉华, 杨改改. 10G EPON中面积优化的RS(255,223)解码器设计[J]. 微电子学与计算机, 2013, 30(7): 163-166. DOI：

LAN Tian, LIU Huihua, YANG Gaigai. An Area-Efficient Design of RS(255,223) Decoder for 10G EPON[J]. 2013, 30(7): 163-166. DOI：

摘要

提出了一种面积优化的RS(reed-solomon)解码器的设计方法。其运用一种改进的ME(Modified Euclide-an)算法求解关键方程模块，其它模块采用迭代结构。该方法减少了解码器中伽罗法域乘法器的使用，缩减了硬件规模。基于TSMC 90nm标准单元库的实现结果显示该文设计的解码器规模约为24000门，与同类设计相比规模最大可缩减36%。

Abstract

This paper presents a new area-efficient implementation for Reed-solomon(RS) decoder.By using modified euclidean arithmetic to implement the equation solving circuits and the folding architecture for other modules

this method has decreased GF multipliers and simplify the hardware structure.Based on the TSMC 90nm standard cell library

the proposed RS decoder consists of about 24000 gates

which is about 36% smaller than the same kind of conventional ones.

关键词

Keywords

references

浏览量

下载量

CSCD

文章被引用时，请邮件提醒。

提交

工具集

关联资源

基于区块链的AI生成内容溯源框架设计研究

基于MSS-YOLO-MPHands融合架构的装配手部动作识别研究

基于多尺度融合与小目标增强的航拍车辆检测算法

注意力机制与改进密集卷积引导的信息隐藏模型

低功耗设计的双链电源关断策略的实现与验证