用于16 bit SAR ADC的高精度比较器的设计

侯斌; 莫亭亭

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用于16 bit SAR ADC的高精度比较器的设计

更新时间：2026-09-04

- 用于16 bit SAR ADC的高精度比较器的设计
- Design of High Resolution Comparator for 16 Bit SAR ADC
- 微电子学与计算机 2016年33卷第7期页码：15-18
- 作者机构：
  
  上海交通大学, 微电子学院,上海,200240
- 作者简介：
- 基金信息：
  
  国家重大专项 2014ZX03001016-003
- DOI：
  中图分类号：
- 纸质出版：2016
- 稿件说明：
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侯斌, 莫亭亭. 用于16 bit SAR ADC的高精度比较器的设计[J]. 微电子学与计算机, 2016, 33(7): 15-18, 23.

HOU Bin, MO Ting-ting. Design of High Resolution Comparator for 16 Bit SAR ADC[J]. 2016, 33(7): 15-18.
侯斌, 莫亭亭. 用于16 bit SAR ADC的高精度比较器的设计[J]. 微电子学与计算机, 2016, 33(7): 15-18, 23. DOI：

HOU Bin, MO Ting-ting. Design of High Resolution Comparator for 16 Bit SAR ADC[J]. 2016, 33(7): 15-18. DOI：

摘要

设计了一款可用于16 bit精度

1 MS/s采样率逐次逼近型模数转换器(SAR ADC)的高精度比较器.为了实现高精度

整个比较器使用了五级预防大器与可再生锁存器

并采用输出失调存储(OOS)的失调电压消除方法

有效降低比较器的失调电压.在16 bit精度下

噪声也成为一个会影响精度的关键因素

设计中采用了一种新型的预放大器带宽优化方法对RMS噪声和比较器功耗进行优化.在TSMC 0.18 μm工艺下

在Cadence Spectre环境下的仿真结果表明

该比较器在3.4 mW的功耗下实现输入失调电压标准差5.8 V

RMS噪声16 V

满足16 bit SAR ADC的精度要求.

Abstract

This paper presents a low noise low offset comparator used in a 1 MSPS 16 bit successive approximation register analog to digital converter (SAR ADC). The comparator is composed of five stages preamplifier and a regenerative latch. The output offset storage technique is used to further reduce offset voltage. In the design of 16bit SAR ADC

RMS noise becomes another key factor restricting the resolution. A novel bandwidth optimization method for preamplifier stages is used to achieve lower noise and lower power consumption. Implemented in TSMC 0.18 μm CMOS technology and simulated in Cadence Spectre

the proposed comparator achieves low RMS noise of 16 V and low offset standard deviation of 5.8 V with 3.4 mW power consumption

satisfying the stringent requirement of 16 bit SAR ADC.

关键词

Keywords

references

Ohnhaeuser F. Theory and realization of high-end analog-to-digital converters (ADC) based on the principle of successive approximation(SAR)[D]. Erlangen, University of Erlangen-Nurnberg, 2008.

Sun L, Pun K P. Analysis and design of a 14 bit SAR ADC using self-calibration DAC[C]//Circuits and Systems (ISCAS), 2012 IEEE International Symposium on. Korea, Seoul, IEEE, 2012: 1267-1270.

Liu C C, Chang S J, Huang G Y, et al. A 10 bit 50 MS/s SAR ADC with a monotonic capacitor switching procedure[J]. Solid-State Circuits, 2010, 45(4): 731-740. DOI: 731

Shirai Eiji. CMOS multistage preamplifier design for high-speed and high-resolution comparators[J]. Circuits and Systems Ⅱ: Express Briefs, 2007, 54(2): 166-170. DOI: 166

Razavi Behzad, Bruce Wooley. Design techniques for high-speed, high-resolution comparators[J]. Solid-State Circuits, 1992, 27(12): 1916-1926. DOI: 1916

Haenzsche S, Henker S, Schüffny R, et al. A 14 bit self-calibrating charge redistribution SAR ADC[C]//Circuits and Systems (ISCAS), 2012 IEEE International Symposium on. Korea, Seoul, IEEE, 2012: 1038-1041.

Xu R, Liu B, Yuan J. Digitally calibrated 768 ks/s 10 b minimum-size SAR ADC array with dithering[J]. Solid-State Circuits, 2012, 47(9): 2129-2140. DOI: 2129

陈幼青, 何明华. 应用于14bit SAR ADC的高精度比较器的设计[J]. 微电子学与计算机, 2011, 28(6): 109-112. DOI: 109

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