一种改进的CSA低功耗阵列乘法器的实现

徐东明; 卢斌

Chinese

您当前的位置：

首页 >

文章列表页 >

一种改进的CSA低功耗阵列乘法器的实现

更新时间：2026-09-04

- 一种改进的CSA低功耗阵列乘法器的实现
- A Low Power Multiplier with Modified Carry Save Array
- 微电子学与计算机 2016年33卷第9期页码：19-23
- 作者机构：
  
  西安邮电大学机构通信与信息工程学院,陕西,西安,710061
- 作者简介：
- 基金信息：
  
  陕西省重大科技创新项目 2015ZKC01-02
- DOI：
  中图分类号：
- 纸质出版：2016
- 稿件说明：
移动端阅览
徐东明, 卢斌. 一种改进的CSA低功耗阵列乘法器的实现[J]. 微电子学与计算机, 2016, 33(9): 19-23.

XU Dong-ming, LU Bin. A Low Power Multiplier with Modified Carry Save Array[J]. 2016, 33(9): 19-23.
徐东明, 卢斌. 一种改进的CSA低功耗阵列乘法器的实现[J]. 微电子学与计算机, 2016, 33(9): 19-23. DOI：

XU Dong-ming, LU Bin. A Low Power Multiplier with Modified Carry Save Array[J]. 2016, 33(9): 19-23. DOI：

摘要

以实现电能采集中所需求的低功耗、小面积的乘法器为目标

设计了一种16×16位高性能阵列改进乘法器.系统采用Booth-4编码器产生部分乘积项

通过对部分积重组后并采用改进的CSA阵列完成压缩

直接得出乘法结果.这消除了传统并行乘法器的进位加法器部分

节省了大量的晶体管

从而有效降低了系统的整体功耗.设计采用0.6 m SMIC工艺布线

利用H-spice工具仿真验证

结果表明当工作在2.0 V单输入电压

150 MHz输入频率时

乘法器系统功耗为8.98 mW

延迟为8.76 ns.

Abstract

The low power and small area of the multiplier is widely in the electrical energy acquisition

A High quality of 16×16 multiplier with Carry Save Array is designed. The modified Booth-4 algorithm is adopted to generate partial product and the design of modified CSA is introduced to compress the partial product

eliminating the propagate adder at the final stage of the conventional multipliers. Due to removal of a few transistors in the array architecture

the proposed multiplier with Carry Save Array reduces the power dissipation and the area. In the design

At the voltage of 2.0 V

the H-spice is used to carry out the results for 0.6m SMIC technology which reveals the proposed design has a measured power dissipation of 8.98 mW and that multiplication time of multiplier is 8.76ns at a frequency of 150 MHz.

关键词

Keywords

references

Cilardo A, De Caro D, Petra N, et al. High speed speculative multipliers based on speculative carry-save tree[J]. Circuits % Systems I Regular Papers IEEE Transactions on, 2014, 61(12): 3426-3435. DOI: 3426

Ku T, Agrawal S, Giomi J C. Methods and apparatus for data path cluster optimization: US, 8935651[P]. 2015-01-13.

Kalaiselvi K, Mangalam H. Area efficient high speed and low power MAC unit[J]. International Journal of Computer Applications, 2013, 67(23): 40-44. DOI: 40

Seo Y H, Kim D W. A new VLSI architecture of parallel multiplier-accumulator based on radix-2 modified Boothalgorithm[J]. IEEE Transactions on Very Large Scale Integration Systems (VLSI), 2010, 18(2): 201-208. DOI: 201

杜慧敏, 马超. 一种快速浮点乘法单元的设计与实现[J]. 西安邮电大学学报, 2013, 18(1): 62-66. DOI: 62

李路路, 何春, 宗竹林, 等. 一种基于Dadda树的乘法器设计[J]. 微电子学与计算机, 2011, 28(5): 176-179. DOI: 176

王晓东, 富坤, 耿恒山, 等. 在8位微程序控制的模型计算机中Booth算法的实现[J]. 河北科技大学学报, 2013, 33(5): 443-447. DOI: 443

徐东明. 实现快速乘法的几种改进贝斯算法[J]. 西安邮电大学学报, 2006, 11(1): 61-65. DOI: 61

朱世宇, 夏汝华, 甘科, 等. 基于FPGA的阵列乘法器的设计与实现[J]. 自动化与仪器仪表, 2011, 30(4): 60-61. DOI: 60

翟召岳, 韩志刚. 基于Booth算法的32位流水线型乘法器设计[J]. 微电子学与计算机, 2014, 31(3): 146-149. DOI: 146

浏览量

下载量

CSCD

文章被引用时，请邮件提醒。

提交

工具集

关联资源

可配置低功耗Σ-Δ DAC数字电路设计

一种适用于反熔丝FPGA的电荷泵电路

无线体域网中的低功耗快速组网算法

基于区块链的AI生成内容溯源框架设计研究

基于反向体偏置的高增益稳定性高温运放设计