应用于超宽带收发机的多相时钟生成器的设计

刘小峰; 刘铛; 李宇根; 王志华

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应用于超宽带收发机的多相时钟生成器的设计

更新时间：2026-09-04

- 应用于超宽带收发机的多相时钟生成器的设计
- A Multiphase Clock Generation for UWB Transceiver
- 微电子学与计算机 2016年33卷第11期页码：87-90
- 作者机构：
  
  清华大学微电子学研究所,北京,100084
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2016
- 稿件说明：
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刘小峰, 刘铛, 李宇根, 王志华. 应用于超宽带收发机的多相时钟生成器的设计[J]. 微电子学与计算机, 2016, 33(11): 87-90, 94.

LIU Xiao-feng, LIU Dang, RHEE Woogeun, et al. A Multiphase Clock Generation for UWB Transceiver[J]. 2016, 33(11): 87-90.
刘小峰, 刘铛, 李宇根, 王志华. 应用于超宽带收发机的多相时钟生成器的设计[J]. 微电子学与计算机, 2016, 33(11): 87-90, 94. DOI：

LIU Xiao-feng, LIU Dang, RHEE Woogeun, et al. A Multiphase Clock Generation for UWB Transceiver[J]. 2016, 33(11): 87-90. DOI：

摘要

设计了一款用于超宽带(UWB)收发机的多相位基带时钟生成器.该时钟生成器通过分析锁相环(PLL)和延时锁定环(DLL)结构的共性

提出了一种全匹配的压控振荡器/压控延时线(VCO/VCDL)双模可配置结构

使时钟生成器可以分别在PLL/DLL两种模式下工作

为UWB收发机提供2 GHz 10相位的基带时钟信号.该电路基于TSMC 65 nm CMOS工艺设计实现

有效面积为0.03 mm.根据测试结果

PLL模式工作时输出相位噪声为-85.04 dBc/Hz @1 MHz

参考杂散功率为-46.89 dBc.供电电压为1 V时

电路总功耗约为2.1 mW.

Abstract

A multiphase baseband clock generation for UWB transceiver is presented. By combining the similarity of PLL and DLLs structure

a reconfigurable fully-matched VCO/VCDL with dual mode is proposed. The clock generation system with the proposed VCO/VCDL can work in PLL/DLL mode separately

and provide 10 phase baseband clock signals which is 2 GHz. The chip is fabricated in TSMC 65 nm CMOS process

and the active area is only 0.03 mm. The testing results show that the output phase noise is -85.04 dBc/Hz@1 MHz and the reference spur is -46.89 dBc in PLL mode. The power consumption of the clock generation is about 2.1 mW under the 1 V supply.

关键词

Keywords

references

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