可重构阵列处理器Harris算法并行化实现

吴皓月; 邓军勇; 山蕊; 张玉婷; 贺飞龙

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可重构阵列处理器Harris算法并行化实现

更新时间：2026-09-04

- 可重构阵列处理器Harris算法并行化实现
- Reconfigurable Array Processor Harris Algorithm is Implemented in Parallel
- 微电子学与计算机 2019年36卷第4期页码：67-71
- 作者机构：
  
  1. 西安邮电大学电子工程学院,陕西,西安,710121
  2. 西安邮电大学机构计算机学院,陕西,西安,710121
- 作者简介：
- 基金信息：
  
  国家自然科学基金 61772417国家自然科学基金 61602377国家自然科学基金 61634004国家自然科学基金 61272120国家自然基金 61802304陕西省国际科技合作计划项目 2018KW-006陕西省科技统筹创新工程项目 2016KTZDGY02-04-02陕西省重点研发计划 2017GY-060
- DOI：
  中图分类号：
- 纸质出版：2019
- 稿件说明：
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吴皓月, 邓军勇, 山蕊, 张玉婷, 贺飞龙. 可重构阵列处理器Harris算法并行化实现[J]. 微电子学与计算机, 2019, 36(4): 67-71.

WU Hao-yue, DENG Jun-yong, SHAN Rui, et al. Reconfigurable Array Processor Harris Algorithm is Implemented in Parallel[J]. 2019, 36(4): 67-71.
吴皓月, 邓军勇, 山蕊, 张玉婷, 贺飞龙. 可重构阵列处理器Harris算法并行化实现[J]. 微电子学与计算机, 2019, 36(4): 67-71. DOI：

WU Hao-yue, DENG Jun-yong, SHAN Rui, et al. Reconfigurable Array Processor Harris Algorithm is Implemented in Parallel[J]. 2019, 36(4): 67-71. DOI：

摘要

本文提出可重构阵列处理器Harris并行化的算法映射方式

其中可重构阵列处理器解决了算法在硬件上修改就需要结构重新调整的缺陷同时簇间并行化解决了算法在软件速度和延时的缺陷.通过modelsim、Xilinx公司硬件设计工具ISE和BEE4开发平台实现Harris算法对分辨率为512*512的图像映射

实验结果表明

整个算法映射时间为0.143 ms

这个时间相比于相同条件下CPU、GPU、FPGA实现Harris算法映射的时间都短.

Abstract

In this paper

the reconfigurable array processor Harris parallelization algorithm mapping methods

the reconfigurable array processor solves the algorithm on the hardware modification requires the defect of structure readjustment between cluster parallel at the same time solve the defect of the algorithm in software speed and time delay.By modelsim

Xilinx ISE company hardware design tools and BEE4 development platform to realize the Harris algorithm to the resolution of 512 * 512 image map

the experiment results show that the algorithm mapping time of 0.143 ms

under the condition of the time compared to the same CPU

GPU

the FPGA implementation Harris algorithm mapping time is short.

关键词

Keywords

references

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