基于FPGA的卷积神经网络加速器设计与实现

翟社平; 邱程; 杨媛媛; 李婧; 江婷婷

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基于FPGA的卷积神经网络加速器设计与实现

更新时间：2026-09-04

- 基于FPGA的卷积神经网络加速器设计与实现
- Design and implementation of convolution neural network accelerator based on FPGA
- 微电子学与计算机 2019年36卷第8期页码：83-86
- 作者机构：
  
  西安邮电大学机构计算机学院陕西省网络数据分析与智能处理重点实验室,陕西,西安,710121
- 作者简介：
- 基金信息：
  
  工业和信息化部通信软科学项目 2018-R-26陕西省社会科学基金 2016N008西安市社会科学规划基金 17X63西安邮电大学研究生创新基金项目 CXJJ2017062
- DOI：
  中图分类号：
- 纸质出版：2019
- 稿件说明：
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翟社平, 邱程, 杨媛媛, 李婧, 江婷婷. 基于FPGA的卷积神经网络加速器设计与实现[J]. 微电子学与计算机, 2019, 36(8): 83-86.

ZHAI She-ping, QIU Cheng, YANG Yuan-yuan, et al. Design and implementation of convolution neural network accelerator based on FPGA[J]. 2019, 36(8): 83-86.
翟社平, 邱程, 杨媛媛, 李婧, 江婷婷. 基于FPGA的卷积神经网络加速器设计与实现[J]. 微电子学与计算机, 2019, 36(8): 83-86. DOI：

ZHAI She-ping, QIU Cheng, YANG Yuan-yuan, et al. Design and implementation of convolution neural network accelerator based on FPGA[J]. 2019, 36(8): 83-86. DOI：

摘要

FPGA已广泛用于卷积神经网络的硬件加速器的实现.本文设计了一种基于FPGA的卷积神经网络加速器.主要利用卷积神经网络中固有的并行性来减少实时嵌入式应用所需带宽与资源使用

并将其在有限资源的ZC706开发板上实现

结果显示

在150 MHz的工作频率下

FPGA的峰值运算速度达到0.54 GOP/s

且功耗很小.

Abstract

FPGAs are widely used in the implementation of hardware accelerators for convolutional neural networks. This paper designs a FPGA-based CNN acceleration structure. It mainly utilizes the inherent parallelism in CNN to reduce the bandwidth and resource usage required by real-time embedded applications

and implements it on the ZC706 development board with limited resources. The results show that the FPGA operates at a frequency of 0.54 GOP/s and consumes very little power at 150 MHz.

关键词

Keywords

references

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