嵌入式GPU中U型存储布局tile缓存的设计与实现

郝武; 杜慧敏; 张丽果; 黄世远

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嵌入式GPU中U型存储布局tile缓存的设计与实现

更新时间：2026-09-04

- 嵌入式GPU中U型存储布局tile缓存的设计与实现
- Design and implementation of embedded GPU tile buffer with U-Order layout
- 微电子学与计算机 2019年36卷第3期页码：91-95
- 作者机构：
  
  西安邮电大学机构电子工程学院,陕西,西安,710121
- 作者简介：
- 基金信息：
  
  陕西省重点研发计划 2017ZDXM-GY-005西安邮电大学创新基金 102-602080009
- DOI：
  中图分类号：
- 纸质出版：2019
- 稿件说明：
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郝武, 杜慧敏, 张丽果, 黄世远. 嵌入式GPU中U型存储布局tile缓存的设计与实现[J]. 微电子学与计算机, 2019, 36(3): 91-95.

HAO Wu, DU Hui-min, ZHANG Li-guo, et al. Design and implementation of embedded GPU tile buffer with U-Order layout[J]. 2019, 36(3): 91-95.
郝武, 杜慧敏, 张丽果, 黄世远. 嵌入式GPU中U型存储布局tile缓存的设计与实现[J]. 微电子学与计算机, 2019, 36(3): 91-95. DOI：

HAO Wu, DU Hui-min, ZHANG Li-guo, et al. Design and implementation of embedded GPU tile buffer with U-Order layout[J]. 2019, 36(3): 91-95. DOI：

摘要

针对嵌入式GPU tile缓存在线性布局和Z型布局写回时由于地址跨度大而导致cache频繁冲突缺失的问题

设计了一种支持多级U型存储布局的tile缓存

使像素数据写回的地址连续

减少cache的冲突缺失

提高cache命中率.实验结果表明

当配置不同尺寸的tile缓存时

U型布局相对于线性布局cache命中率提高4%~13%

相对于Z型布局cache命中率提高1%~9%.

Abstract

Aiming at solving the problem that cache frequent conflict misses in linear layout and Z-layout write back of embedded GPU tile buffer caused by the large address spans

a tile buffer supporting multi-level U-layout is designd

which makes the address continuous when the pixel data is written back

reduces the cache conflict misses and improves the cache hit rate. The experimental results show that when configuring tile buffers of different sizes

the U-layout improves the hit rate by 4%~13% compared to the linear layout cache

and increases the hit rate by 1%~9% compared to the Z-layout.

关键词

Keywords

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