应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计

栾文焕; 王登杰; 贾晨; 王自强

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应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计

更新时间：2026-09-04

- 应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计
- Modeling analysis and circuit design of second-order clock data recovery circuit applied to 10 Gbase-KR
- 微电子学与计算机 2020年37卷第3期页码：1-4
- 作者机构：
  
  清华大学微电子学研究所,北京,100084
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2020
- 稿件说明：
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栾文焕, 王登杰, 贾晨, 王自强. 应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计[J]. 微电子学与计算机, 2020, 37(3): 1-4.

LUAN Wen-huan, WANG Deng-jie, JIA Chen, et al. Modeling analysis and circuit design of second-order clock data recovery circuit applied to 10 Gbase-KR[J]. 2020, 37(3): 1-4.
栾文焕, 王登杰, 贾晨, 王自强. 应用于10Gbase-KR的二阶时钟数据恢复电路的建模分析与电路设计[J]. 微电子学与计算机, 2020, 37(3): 1-4. DOI：

LUAN Wen-huan, WANG Deng-jie, JIA Chen, et al. Modeling analysis and circuit design of second-order clock data recovery circuit applied to 10 Gbase-KR[J]. 2020, 37(3): 1-4. DOI：

摘要

本文针对10 Gbase-KR的应用场合，设计了一款基于相位插值器的二阶CDR，通过对其进行线性建模分析，折中抖动容忍、锁定时间以及抖动峰值的关系，选取合适的增益系数，并采用SMIC 40 nm CMOS工艺完成了电路设计.其中二阶滤波器的比例和积分系数可调，可以追踪1 000 ppm的偏差，恢复时钟的抖动最差情况为24 ps.

Abstract

In this paper

a second-order CDR based on phase interpolator is designed for 10Gbase-KR. Through linear modeling and analysis

it makes a compromise between jitter tolerance

lock-in time and jitter peak value

and the appropriate gain coefficient is selected. The circuit is designed by SMIC 40 nm CMOS process

in which the ratio and integral coefficient of the second-order filter can be adjusted to track the deviation of 1 000 ppm

and the worst case of recovery clock jitter is 24 ps.

关键词

Keywords

references

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