基于FPGA的高性能全数字锁相环设计与实现

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设计与应用 | 更新时间：2026-07-10

- 基于FPGA的高性能全数字锁相环设计与实现
- FPGA-based high-performance all-digital phase-locked loop design
- 现代传输 2009年第4期页码：75-78
- 作者机构：
  
  电子科技大学
- 作者简介：
- 基金信息：
- DOI：
  中图分类号： TN911.8;TN702
- 纸质出版：2009
- 稿件说明：
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[1]刘欢,李兴明.基于FPGA的高性能全数字锁相环设计与实现[J].现代传输,2009(04):75-78.

Liu Huan, Xingming Li. FPGA-based high-performance all-digital phase-locked loop design[J]. 2009, (4): 75-78.
[1]刘欢,李兴明.基于FPGA的高性能全数字锁相环设计与实现[J].现代传输,2009(04):75-78. DOI：

Liu Huan, Xingming Li. FPGA-based high-performance all-digital phase-locked loop design[J]. 2009, (4): 75-78. DOI：

本文提出了一种适用范围广泛的全数字锁相环（ADPLL）实现方法

在锁相环输入频率未知的情况下

实现锁相锁频功能。本文从全数字锁相环的基本实现方式入手

进行改进

并使用VHDL语言建模

使用FPGA进行验证。

This paper discussed how to implement an ADPLL when its reference frequency unkown.Firstly

this paper describes the implementation of normal Adpll

and then change some part of it

and then based on FPGA using VHDL to test the design.

高速整数除法器的实现及仿真 [J]. 刘杰. 福建电脑 . 2007(10)

伪随机计数器的设计原理 [J]. 郑艳梅,方葛丰,张丹. 电子测量与仪器学报 . 2006(02)

一种改进的全数字锁相环设计 [J]. 李肃刚,杨志家. 微计算机信息 . 2005(15)

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