一种能够实现多种散列函数的VLSI-IP模块设计

陈英杰; 王海欣; 白国强; 陈弘毅

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一种能够实现多种散列函数的VLSI-IP模块设计

更新时间：2026-09-04

- 一种能够实现多种散列函数的VLSI-IP模块设计
- A VLSI-IP Module Design for Implementing Multi-hash Function
- 微电子学与计算机 2010年27卷第4期页码：89-94
- 作者机构：
  
  清华大学微电子研究所,北京,100084
- 作者简介：
- 基金信息：
  
  国家自然科学基金项目（60576027）;国家“八六三”计划项目（2006AA01Z415）
- DOI：
  中图分类号：
- 纸质出版：2010
- 稿件说明：
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陈英杰, 王海欣, 白国强, 陈弘毅. 一种能够实现多种散列函数的VLSI-IP模块设计[J]. 微电子学与计算机, 2010, 27(4): 89-94.

CHEN Ying-jie, WANG Hai-xin, BAI Guo-qiang, et al. A VLSI-IP Module Design for Implementing Multi-hash Function[J]. 2010, 27(4): 89-94.
陈英杰, 王海欣, 白国强, 陈弘毅. 一种能够实现多种散列函数的VLSI-IP模块设计[J]. 微电子学与计算机, 2010, 27(4): 89-94. DOI：

CHEN Ying-jie, WANG Hai-xin, BAI Guo-qiang, et al. A VLSI-IP Module Design for Implementing Multi-hash Function[J]. 2010, 27(4): 89-94. DOI：

摘要

给出了一种能够实现多种散列函数的VLSI-IP模块设计

应用到一种网络安全处理器的认证模块设计中.在实现SHA-1和CHI安全散列函数运算的基础上

进而利用迭代技术实现散列消息鉴别码HMAC-SHA-1和HMAC-CHI-160

并生成SSL (Security Socket Layer) 协议中所需的主密钥和密钥块.采用SMIC0.13m CMOS工艺

综合后关键路径为4.56ns

面积为0.61mm

运算SHA-1的吞吐率达到1.82Gb/s.

Abstract

This work presents a VLSI-IP module design for implementing multi-hash function

applied to an authentication module design for network security processor. On the basis of implementing hash function such as SHA-1 and CHI

by using iteration technology

this module supports not only keyed-hashing for message authentication such as HMAC-SHA-1 and HMAC-CHI-160

but also generating MASTER-KEY and KEY-BLOCK in SSL (Security Socket Layer) protocol. This module was designed with SMIC 0.13m CMOS technology occuping 0.61mm with critical path of 4.56ns

the implementation result gives a throughput of 1.82Gb/s for SHA-1.

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