浮点矩阵向量乘法的FPGA设计与优化

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浮点矩阵向量乘法的FPGA设计与优化

更新时间：2026-09-04

- 浮点矩阵向量乘法的FPGA设计与优化
- Design and Optimization of Floating-Point Matrix-Vector Multiply for FPGAs
- 微电子学与计算机 2013年30卷第11期页码：64-67
- 作者机构：
  
  天津工业大学机构计算机学院,天津,300387
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2013
- 稿件说明：
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薛永江, 宋庆增, 王瑞昆. 浮点矩阵向量乘法的FPGA设计与优化[J]. 微电子学与计算机, 2013, 30(11): 64-67.

XUE Yong-jiang, SONG Qing-zeng, WANG Rui-kun. Design and Optimization of Floating-Point Matrix-Vector Multiply for FPGAs[J]. 2013, 30(11): 64-67.
薛永江, 宋庆增, 王瑞昆. 浮点矩阵向量乘法的FPGA设计与优化[J]. 微电子学与计算机, 2013, 30(11): 64-67. DOI：

XUE Yong-jiang, SONG Qing-zeng, WANG Rui-kun. Design and Optimization of Floating-Point Matrix-Vector Multiply for FPGAs[J]. 2013, 30(11): 64-67. DOI：

提出了一种基于IEEE-754的32 bit、64 bit浮点数格式，二叉树数据流（binary tree data flow）的矩阵向量乘法器。其在FPGA上流水线和高度并行化的高效执行。以Altera公司的EP2C70为实现设备，研究了设计的硬件规模，时钟速度，和峰值GFLOPS能力。

In this paper

we design a matrix-vector multiplier which is based on IEEE-754 (32 bit

64 bit) floating point data formats

and the binary tree data flow.The implementation in FPGA platform is pipeline and highly efficient parallel.With Altera EP2C70 as the target device

detailed study of the design of the hardware size

clock speed

capacity and peak GFLOPS.

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