基于LVDS的高速数据交换引擎IP核设计

闫博; 曹辉; 杨靓; 周泉

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基于LVDS的高速数据交换引擎IP核设计

更新时间：2026-09-04

- 基于LVDS的高速数据交换引擎IP核设计
- Design of LVDS High-Speed Data Exchange Engine IP Core
- 微电子学与计算机 2014年31卷第8期页码：67-71
- 作者机构：
  
  西安微电子技术研究所,陕西,西安,710054
- 作者简介：
- 基金信息：
- DOI：
  中图分类号：
- 纸质出版：2014
- 稿件说明：
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闫博, 曹辉, 杨靓, 周泉. 基于LVDS的高速数据交换引擎IP核设计[J]. 微电子学与计算机, 2014, 31(8): 67-71.

YAN Bo, CAO Hui, YANG Jing, et al. Design of LVDS High-Speed Data Exchange Engine IP Core[J]. 2014, 31(8): 67-71.
闫博, 曹辉, 杨靓, 周泉. 基于LVDS的高速数据交换引擎IP核设计[J]. 微电子学与计算机, 2014, 31(8): 67-71. DOI：

YAN Bo, CAO Hui, YANG Jing, et al. Design of LVDS High-Speed Data Exchange Engine IP Core[J]. 2014, 31(8): 67-71. DOI：

摘要

设计了一种基于LVDS的高速数据交换引擎IP核

并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中

测试结果表明

IP核的逻辑功能正确

可适应从spartan3A器件上时钟频率150MHz

300Mb/s数据传输速率 (1位模式

4位模式下达到1.2Gb/s)

到Virtex6器件上时钟频率500MHz

1Gb/s数据传输速率 (1位模式

4位模式下达到4Gb/s).

Abstract

This paper scheme out a high-speed data exchange Engine IP core with LVDS technique

and expatiate the implementation principle and key design in FPGA.This IP core can widely apply to the Low-speed

High-speed and SoC integration.the results show that it can get a clock frenquency about 150 MHz

300Mb/s of data transmission rate (1-bit mode

1.2Gb/s in 4-bit mode) in spartan3 Aand 500MHz

1Gb/s of data transmission rate (1-bit mode

4Gb/s in 4-bit mode) in Virtex6.

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